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核心提示：優(yōu)化功耗、性能和面積（PPA）一直是芯片設(shè)計(jì)中的三個(gè)重要目標(biāo)。但即使是最好的設(shè)備和經(jīng)驗(yàn)最豐富的工程團(tuán)隊(duì)也無(wú)法保證優(yōu)化結(jié)果的穩(wěn)
優(yōu)化功耗、性能和面積（PPA）一直是芯片設(shè)計(jì)中的三個(gè)重要目標(biāo)。但即使是最好的設(shè)備和經(jīng)驗(yàn)最豐富的工程團(tuán)隊(duì)也無(wú)法保證優(yōu)化結(jié)果的穩(wěn)定性。
優(yōu)化PPA的過(guò)程正受到越來(lái)越多因素的制約：應(yīng)用、IP和其他組件的可用性不同，工程師對(duì)不同工具和方法的熟悉程度也不盡相同。例如，同樣的設(shè)計(jì)目標(biāo)既可以用更大的處理器實(shí)現(xiàn)更高性能，也可以用更小、更專(zhuān)業(yè)的處理元件更緊密的結(jié)合軟件來(lái)實(shí)現(xiàn)。因此，即使在相同領(lǐng)域和相同的功率設(shè)計(jì)目標(biāo)下，也會(huì)有許多不同的方法可以實(shí)現(xiàn)相同的目標(biāo)。并且方案優(yōu)劣的評(píng)價(jià)標(biāo)準(zhǔn)也是因領(lǐng)域和供應(yīng)商的具體需求而異的。
另外，由于對(duì)芯片安全性的需求不斷增加，優(yōu)化過(guò)程變得愈加復(fù)雜。根據(jù)設(shè)備使用場(chǎng)景的重要性，其安全需求也各不相同。安全級(jí)別的高低會(huì)影響芯片功率和性能的設(shè)計(jì)，進(jìn)一步影響IC制造成本、上市時(shí)間、交貨時(shí)間和供應(yīng)商的競(jìng)爭(zhēng)力。
為了縷清這些因素，EDA供應(yīng)商開(kāi)始尋求人工智能和機(jī)器學(xué)習(xí)技術(shù)的幫助。芯片供應(yīng)商們正致力于將各種AI功能集成到工具流中。根據(jù)麻省理工學(xué)院和德克薩斯大學(xué)奧斯汀分校的研究人員的論文，迄今為止該領(lǐng)域研究成果喜人。研究人員表示，使用了深度強(qiáng)化學(xué)習(xí)算法的設(shè)備在某些任務(wù)上的表現(xiàn)已經(jīng)超過(guò)了人類(lèi)。
在六個(gè)小時(shí)的實(shí)驗(yàn)中，研究人員通過(guò)對(duì)比使用強(qiáng)化學(xué)習(xí)的圖卷積神經(jīng)網(wǎng)絡(luò)方法、傳統(tǒng)的黑盒優(yōu)化方法（貝葉斯優(yōu)化、進(jìn)化算法）、隨機(jī)搜索方法、具有五年經(jīng)驗(yàn)的設(shè)計(jì)師這四者的成果得到結(jié)論：帶有遷移學(xué)習(xí)的強(qiáng)化學(xué)習(xí)方法可以取得更好的效果。換言之，基于人工智能的工具可以使晶體管設(shè)計(jì)更加高效。
如今，包括谷歌、英偉達(dá)、新思科技、Cadence、三星和西門(mén)子在內(nèi)的許多公司都已經(jīng)有在芯片設(shè)計(jì)中使用人工智能的計(jì)劃，其中部分公司甚至已經(jīng)在生產(chǎn)中進(jìn)行這種嘗試。
人工智能如何改變芯片設(shè)計(jì)格局？
直到今天，人們?cè)谠O(shè)計(jì)芯片的過(guò)程中仍然在使用各種設(shè)計(jì)工具進(jìn)行電路、邏輯門(mén)、布線、布局的仿真和驗(yàn)證。這么做是為了最大限度的減少可能的錯(cuò)誤并且節(jié)約時(shí)間和成本，但這個(gè)過(guò)程相當(dāng)乏味且耗時(shí)。
AI比人類(lèi)更懂芯片設(shè)計(jì)？
圖 1：半導(dǎo)體設(shè)計(jì)流程中的各個(gè)步驟。 資料來(lái)源：eInfochips
設(shè)計(jì)芯片的流程有很多步驟：一般從確定芯片的規(guī)格和架構(gòu)開(kāi)始，然后遵循上面流程圖中的各個(gè)步驟。在設(shè)計(jì)完成后，設(shè)計(jì)文件（GDS II）將會(huì)被發(fā)送給工廠。
當(dāng)摩爾定律有效時(shí)，這個(gè)流程只需要根據(jù)實(shí)際情況進(jìn)行微調(diào)即可。但隨著制程紅利正在消失，F(xiàn)inFET時(shí)代到來(lái)。由于先進(jìn)制程研發(fā)成本的增高，芯片制造商們不得不開(kāi)始尋找新的方法來(lái)實(shí)現(xiàn)PPA的優(yōu)化。這種新變化顯著增加了芯片設(shè)計(jì)流程的復(fù)雜程度，并使得按期交付芯片愈加困難。
“設(shè)計(jì)一個(gè)28nm芯片的平均成本僅為4000萬(wàn)美元，”IBS首席執(zhí)行官Handel Jones說(shuō)，“但現(xiàn)在設(shè)計(jì)一個(gè)7nm芯片的成本是2.17億美元，設(shè)計(jì)一個(gè)5nm芯片的成本則是4.16億美元，設(shè)計(jì)一個(gè)3nm芯片的成本甚至達(dá)到了5.9億美元。”
隨著芯片的迭代，晶體管數(shù)量已經(jīng)從幾千個(gè)增加到了數(shù)十億個(gè)。這使得芯片上晶體管排布設(shè)計(jì)的異構(gòu)性越來(lái)越高，并且它們通常都會(huì)采用某種先進(jìn)封裝工藝。與之前只需要考慮如何將更多的晶體管排列在同一空間不同，現(xiàn)在芯片設(shè)計(jì)中還需要考慮到功率密度、熱預(yù)算需求、各種類(lèi)型的機(jī)械和電氣應(yīng)力、鄰近效應(yīng)以及工作環(huán)境等復(fù)雜因素。這使得設(shè)計(jì)過(guò)程耗時(shí)大大增加，同時(shí)也堆高了設(shè)計(jì)成本。更糟糕的是，芯片制造商間的持續(xù)競(jìng)爭(zhēng)迫使他們必須在更短時(shí)間內(nèi)實(shí)現(xiàn)芯片的迭代，否則就會(huì)在競(jìng)爭(zhēng)中處于劣勢(shì)。這導(dǎo)致了芯片制造商沒(méi)有試錯(cuò)機(jī)會(huì)：一次設(shè)計(jì)失誤就代表著巨額損失。
優(yōu)化PPA的過(guò)程正受到越來(lái)越多因素的制約：應(yīng)用、IP和其他組件的可用性不同，工程師對(duì)不同工具和方法的熟悉程度也不盡相同。例如，同樣的設(shè)計(jì)目標(biāo)既可以用更大的處理器實(shí)現(xiàn)更高性能，也可以用更小、更專(zhuān)業(yè)的處理元件更緊密的結(jié)合軟件來(lái)實(shí)現(xiàn)。因此，即使在相同領(lǐng)域和相同的功率設(shè)計(jì)目標(biāo)下，也會(huì)有許多不同的方法可以實(shí)現(xiàn)相同的目標(biāo)。并且方案優(yōu)劣的評(píng)價(jià)標(biāo)準(zhǔn)也是因領(lǐng)域和供應(yīng)商的具體需求而異的。
為了縷清這些因素，EDA供應(yīng)商開(kāi)始尋求人工智能和機(jī)器學(xué)習(xí)技術(shù)的幫助。芯片供應(yīng)商們正致力于將各種AI功能集成到工具流中。根據(jù)麻省理工學(xué)院和德克薩斯大學(xué)奧斯汀分校的研究人員的論文，迄今為止該領(lǐng)域研究成果喜人。研究人員表示，使用了深度強(qiáng)化學(xué)習(xí)算法的設(shè)備在某些任務(wù)上的表現(xiàn)已經(jīng)超過(guò)了人類(lèi)。
在六個(gè)小時(shí)的實(shí)驗(yàn)中，研究人員通過(guò)對(duì)比使用強(qiáng)化學(xué)習(xí)的圖卷積神經(jīng)網(wǎng)絡(luò)方法、傳統(tǒng)的黑盒優(yōu)化方法（貝葉斯優(yōu)化、進(jìn)化算法）、隨機(jī)搜索方法、具有五年經(jīng)驗(yàn)的設(shè)計(jì)師這四者的成果得到結(jié)論：帶有遷移學(xué)習(xí)的強(qiáng)化學(xué)習(xí)方法可以取得更好的效果。換言之，基于人工智能的工具可以使晶體管設(shè)計(jì)更加高效。
如今，包括谷歌、英偉達(dá)、新思科技、Cadence、三星和西門(mén)子在內(nèi)的許多公司都已經(jīng)有在芯片設(shè)計(jì)中使用人工智能的計(jì)劃，其中部分公司甚至已經(jīng)在生產(chǎn)中進(jìn)行這種嘗試。
人工智能如何改變芯片設(shè)計(jì)格局？
直到今天，人們?cè)谠O(shè)計(jì)芯片的過(guò)程中仍然在使用各種設(shè)計(jì)工具進(jìn)行電路、邏輯門(mén)、布線、布局的仿真和驗(yàn)證。這么做是為了最大限度的減少可能的錯(cuò)誤并且節(jié)約時(shí)間和成本，但這個(gè)過(guò)程相當(dāng)乏味且耗時(shí)。
AI比人類(lèi)更懂芯片設(shè)計(jì)？
圖 1：半導(dǎo)體設(shè)計(jì)流程中的各個(gè)步驟。 資料來(lái)源：eInfochips
設(shè)計(jì)芯片的流程有很多步驟：一般從確定芯片的規(guī)格和架構(gòu)開(kāi)始，然后遵循上面流程圖中的各個(gè)步驟。在設(shè)計(jì)完成后，設(shè)計(jì)文件（GDS II）將會(huì)被發(fā)送給工廠。
當(dāng)摩爾定律有效時(shí)，這個(gè)流程只需要根據(jù)實(shí)際情況進(jìn)行微調(diào)即可。但隨著制程紅利正在消失，F(xiàn)inFET時(shí)代到來(lái)。由于先進(jìn)制程研發(fā)成本的增高，芯片制造商們不得不開(kāi)始尋找新的方法來(lái)實(shí)現(xiàn)PPA的優(yōu)化。這種新變化顯著增加了芯片設(shè)計(jì)流程的復(fù)雜程度，并使得按期交付芯片愈加困難。
“設(shè)計(jì)一個(gè)28nm芯片的平均成本僅為4000萬(wàn)美元，”IBS首席執(zhí)行官Handel Jones說(shuō)，“但現(xiàn)在設(shè)計(jì)一個(gè)7nm芯片的成本是2.17億美元，設(shè)計(jì)一個(gè)5nm芯片的成本則是4.16億美元，設(shè)計(jì)一個(gè)3nm芯片的成本甚至達(dá)到了5.9億美元。”
隨著芯片的迭代，晶體管數(shù)量已經(jīng)從幾千個(gè)增加到了數(shù)十億個(gè)。這使得芯片上晶體管排布設(shè)計(jì)的異構(gòu)性越來(lái)越高，并且它們通常都會(huì)采用某種先進(jìn)封裝工藝。與之前只需要考慮如何將更多的晶體管排列在同一空間不同，現(xiàn)在芯片設(shè)計(jì)中還需要考慮到功率密度、熱預(yù)算需求、各種類(lèi)型的機(jī)械和電氣應(yīng)力、鄰近效應(yīng)以及工作環(huán)境等復(fù)雜因素。這使得設(shè)計(jì)過(guò)程耗時(shí)大大增加，同時(shí)也堆高了設(shè)計(jì)成本。更糟糕的是，芯片制造商間的持續(xù)競(jìng)爭(zhēng)迫使他們必須在更短時(shí)間內(nèi)實(shí)現(xiàn)芯片的迭代，否則就會(huì)在競(jìng)爭(zhēng)中處于劣勢(shì)。這導(dǎo)致了芯片制造商沒(méi)有試錯(cuò)機(jī)會(huì)：一次設(shè)計(jì)失誤就代表著巨額損失。
